AMD CEO蘇姿豐在2025年 4月14日與臺積電董事長魏哲家的聯(lián)合發(fā)布會上，全球首秀了基于Zen6 架構(gòu)的第六代霄龍（EPYC）處理器代號為Venice（威尼斯），這標(biāo)志著AMD在高性能計算（HPC）領(lǐng)域的又一次重大突破。

現(xiàn)場，蘇姿豐與臺積電董事長兼總裁魏哲家一起手持Venice CCD，共同宣布了里程碑的一刻。

AMD表示，Venice預(yù)計將在2026年如期上市，有望早于傳統(tǒng)使用臺積電最新節(jié)點用戶的蘋果。

臺積電?2nm?制程的顛覆性優(yōu)勢

性能與能效躍升：Venice?采用臺積電N2（2nm?級）制程，基于全環(huán)繞柵極（GAA）納米片晶體管技術(shù)，相比前代?3nm?工藝，性能提升?15%，功耗降低?35%，晶體管密度提高?15%。這一提升使?Venice?在?AI?訓(xùn)練、HPC?等算力密集型場景中能效比顯著優(yōu)化，例如在數(shù)據(jù)中心可減少?30%?的能耗。

產(chǎn)能與良率保障：臺積電?2nm?工藝已進(jìn)入量產(chǎn)階段，良率達(dá)?60%，月產(chǎn)能預(yù)計?5?萬片，最大設(shè)計產(chǎn)能?8?萬片。AMD?作為臺積電?2nm?工藝的首位?HPC?客戶，將優(yōu)先獲得產(chǎn)能支持，確保?Venice?在?2026?年如期上市。

Zen6?架構(gòu)的核心升級

Chiplet?設(shè)計革新：Venice?延續(xù)?AMD?的?Chiplet（小芯片）設(shè)計，但采用3D?堆疊技術(shù)，將計算核心（CCD）直接堆疊在?I/O die?上，通過硅橋互連（Silicon Interposer）實現(xiàn)更低延遲和更高帶寬。這一設(shè)計使核心間通信延遲降低?40%，內(nèi)存帶寬提升至?614GB/s。

核心規(guī)模突破：根據(jù)業(yè)界挖掘，Zen6?的?CCD（Core Complex Die）核心數(shù)從?Zen5?的?8?核提升至?12?核，總核心數(shù)可能達(dá)到128?核?256?線程（雙路配置），遠(yuǎn)超Intel至強(qiáng)Clearwater Forest?的128?核。此外，Venice?支持PCIe 6.0 x128?通道和DDR5-6400?內(nèi)存，單插槽內(nèi)存容量達(dá)?6TB，滿足?AI?服務(wù)器對高帶寬的需求。

AI?加速能力：Venice?集成AI?引擎，支持?FP8?精度運算，在自然語言處理（NLP）和推薦系統(tǒng)等任務(wù)中性能較?Zen5?提升?2?倍以上。AMD?計劃在?2026?年推出基于?Zen6?的?HBM3e?集成處理器，進(jìn)一步強(qiáng)化?AI?訓(xùn)練能力。

瞄準(zhǔn)?AI?服務(wù)器市場

北美云服務(wù)商訂單：Venice?已獲得?AWS、Azure?等北美云服務(wù)商的訂單，用于部署下一代?AI?訓(xùn)練集群。其?128?核配置和低功耗特性，可使?AI?服務(wù)器的總體擁有成本（TCO）降低?30%。

中國市場布局：AMD?通過定制化設(shè)計（如支持國產(chǎn)操作系統(tǒng)），切入中國?CSP（云服務(wù)提供商）供應(yīng)鏈，預(yù)計?2026?年中國區(qū)營收占比提升至?40%。

高性能計算?HPC?領(lǐng)域

超算中心合作：Venice?已被美國阿貢國家實驗室、歐洲?LUMI?超算中心選為下一代系統(tǒng)的核心處理器，在?TOP500?榜單中的份額有望從?Zen5?的?22%?提升至?35%。

科學(xué)計算優(yōu)化：Venice?支持雙精度浮點運算和量子計算模擬，在氣候建模、藥物研發(fā)等領(lǐng)域性能較?Intel?至強(qiáng)領(lǐng)先?40%。