實物效果圖：

實現(xiàn)功能：

基于FPGA的數(shù)字鐘以Quartusll軟件為設計平臺,采用Verilog HDL語言,運用自上而下的模塊化設計思想對數(shù)字鐘各電路模塊進行詳細設計,最后通過編譯、仿真并下載至FPGA芯片中驗證設計的正確性.系統(tǒng)整體設計具有靈活性好、外圍電路少、開發(fā)周期短等優(yōu)點,并在傳統(tǒng)數(shù)字鐘的基礎上添加了百分秒計時及顯示模塊,大大增加了數(shù)字鐘的計時精度.

1.采用自上而下的方法設計一種基于FPGA的數(shù)字鐘，具有校時、校分及顯示時、分、秒和百分秒的功能。

2.具有調(diào)節(jié)時間和清零功能，具有定時鬧鐘，具有整點報時功能。

原理圖：

視頻鏈接：

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