• 3課時(shí) C#haclon機(jī)器視覺【啟蒙課】
  東哥視覺

  2021/06/09
  ￥2

  968
• 1課時(shí) 卷積運(yùn)算的循環(huán)順序修改與乘加器陣列映射——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（十五）
  蔡宇杰

  2019/11/28
  ￥49

  775
• 1課時(shí) 定點(diǎn)數(shù)運(yùn)算與權(quán)重在內(nèi)存中的排布方式——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（十四）
  蔡宇杰

  2019/11/28
  ￥49

  819
• 1課時(shí) 通用池化運(yùn)算單元架構(gòu)設(shè)計(jì)與工程實(shí)現(xiàn)——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（十三）
  蔡宇杰

  2019/11/28
  ￥49

  753
• 1課時(shí) 加速器中的訪存模塊與內(nèi)部總線的原理（下）——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（十一）
  蔡宇杰

  2019/11/28
  ￥49

  834
• 1課時(shí) DMA的工作原理與基于AXI-HP總線的DMA模塊設(shè)計(jì)——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（九）
  蔡宇杰

  2019/11/28
  ￥49

  860
• 1課時(shí) AXI4-HP總線（二）——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（八）
  蔡宇杰

  2019/11/28
  ￥49

  779
• 1課時(shí) RS485協(xié)議與基于FIFO收發(fā)的數(shù)據(jù)通路設(shè)計(jì)——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（七）
  蔡宇杰

  2019/11/28
  ￥49

  786
• 1課時(shí) AXI-lite協(xié)議細(xì)講、寄存器訪問的通路設(shè)計(jì)與GPIO——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（六）
  蔡宇杰

  2019/11/28
  ￥49

  796
• 1課時(shí) 上板實(shí)驗(yàn)、AXI-lite從設(shè)備與波形抓取、搭建仿真環(huán)境——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（五）
  蔡宇杰

  2019/11/28
  ￥49

  818
• 1課時(shí) AXI4-lite協(xié)議解讀，IP封裝與總線掛載——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（四）
  蔡宇杰

  2019/11/28
  ￥49

  825
• 1課時(shí) 由SRAM到DRAM——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（三）
  蔡宇杰

  2019/11/28
  ￥49

  797
• 1課時(shí) 雙端口RAM時(shí)序、利用雙端口RAM的模塊設(shè)計(jì)——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（二）
  蔡宇杰

  2019/11/28
  ￥49

  784
• 1課時(shí) Verilog與數(shù)字邏輯、FPGA內(nèi)部結(jié)構(gòu)、初識BRAM——神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)（一）
  蔡宇杰

  2018/12/26
  ￥49

  550
• 19課時(shí) 深度學(xué)習(xí)神經(jīng)網(wǎng)絡(luò)加速器與SOC芯片設(shè)計(jì)
  蔡宇杰

  2018/12/26
  ￥399

  70

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