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高速信號

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  • 如何用電源去耦電容改善高速信號質(zhì)量
    大家都知道，信號的最佳回流路徑是GND：對于走線而言，我們希望能參考GND平面；對于信號管腳，我們希望GND管腳伴隨；對于BGA區(qū)域的高速信號扇出過孔，我們希望能被相鄰的GND過孔包圍。
    如何用電源去耦電容改善高速信號質(zhì)量
  • 硬件企業(yè)的好搭檔 | Samtec互連解決方案
    【摘要/前言】 對于硬件企業(yè)來說，將概念轉(zhuǎn)化為最終產(chǎn)品涉及到獨特的挑戰(zhàn)。最近的行業(yè)報告顯示，供應(yīng)鏈問題、預(yù)算緊張以及對快速原型設(shè)計的需求使這一過程變得困難重重。 電子硬件領(lǐng)域的一些處于發(fā)展中的企業(yè)尤其受到這些障礙的影響，它們在努力尋找專業(yè)組件和可靠的合作伙伴以支持其發(fā)展。 【駕馭復(fù)雜的供應(yīng)鏈】 硬件企業(yè)面臨的一個主要問題是全球供應(yīng)鏈中斷。這些干擾導(dǎo)致半導(dǎo)體、電纜和連接器等重要部件的交付周期延長，給
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    05/13 13:40
    硬件企業(yè)的好搭檔 | Samtec互連解決方案
  • 高速傳輸線阻抗一直往上跑？怎么解決
    長通道的阻抗一直往上竄這個事情其實不是個別現(xiàn)象了，相信大多數(shù)做高速串行信號的朋友，尤其是做背板系統(tǒng)的朋友都深有體會，在超過例如10inch走線的時候，如果你們?nèi)y試加工出來的差分線的TDR阻抗，就很容易看到以下的曲線。
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  • LVDS分離器簡化高速信號分配
    隨著微處理器、DSP和數(shù)字ASIC時鐘頻率的提高，背板信號的通信速率也在不斷提高。較快的時鐘速率使得基于TTL的單端信號的弱點越來越突出，主要表現(xiàn)在：功耗增大、抖動(導(dǎo)致誤碼)、高電平輻射、傳輸線效應(yīng)(如阻抗失配和串?dāng)_)、電源去耦難度增大以及其它一些問題。盡管一般認(rèn)為利用該技術(shù)速率能夠保持在50MHz以上，但是，上述問題迫使設(shè)計人員尋求更為有效的解決方案。
    LVDS分離器簡化高速信號分配
  • 高速數(shù)字信號的匹配問題
    在高速數(shù)字信號中，PCB布線的目的，就是保證接收端能夠正確接收到發(fā)射端的信號。正確體現(xiàn)在兩個方面：(1)如果設(shè)計到時鐘的話，需要保證時序的正確性；
    高速數(shù)字信號的匹配問題
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