• mealy型狀態(tài)機(jī)設(shè)計(jì)Verilog代碼Quartus仿真

  名稱：mealy型狀態(tài)機(jī)設(shè)計(jì)Verilog代碼Quartus仿真。對(duì)于圖7-1所示的狀態(tài)圖和狀態(tài)機(jī)框圖，將其實(shí)現(xiàn)為Mealy型狀態(tài)機(jī)(Mealy type state machine)，輸出信號(hào)是否存在“毛刺(burr)”沒有要求，寫出其VERILOG HDL源代碼(包括entity和architecture)并畫出結(jié)果電路圖，要求調(diào)試通過。

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

  315

  05/15 08:50

  verilog Quartus

  
• 自動(dòng)售貨機(jī)設(shè)計(jì)Verilog代碼Quartus ?AX301開發(fā)板

  名稱：自動(dòng)售貨機(jī)設(shè)計(jì)Verilog代碼Quartus ?AX301開發(fā)板。本代碼已在AX301開發(fā)板驗(yàn)證，AX301開發(fā)板如下，其他開發(fā)板可以修改管腳適配：

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

  677

  04/14 09:55

  verilog Quartus

  
• 基于FPGA的電子琴設(shè)計(jì)Verilog代碼VIVADO 硬木課堂開發(fā)板

  名稱：基于FPGA的電子琴設(shè)計(jì)Verilog代碼VIVADO 硬木課堂開發(fā)板

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

  884

  04/03 08:37

  verilog vivado

  
• 十字交叉路口的交通燈控制器設(shè)計(jì)Verilog代碼Quartus仿真

  名稱：十字交叉路口的交通燈控制器設(shè)計(jì)Verilog代碼仿真；要求根據(jù)數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)進(jìn)行實(shí)踐，利用QuartusⅡ軟件設(shè)計(jì)一個(gè)基于EDA技術(shù)的由東西車道和南北車道的匯合點(diǎn)形成的十字交叉路口的交通燈控制器，通過分頻器模塊、控制器模塊、計(jì)數(shù)器模塊、分位譯碼電路模塊、驅(qū)動(dòng)模塊的實(shí)現(xiàn)，經(jīng)過整體組裝、測(cè)試及程序來實(shí)現(xiàn)交通燈的控制功能。

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

  758

  03/26 12:20

  verilog Quartus

  
• 洗衣機(jī)控制器設(shè)計(jì)Verilog代碼Quartus仿真

  代碼功能：1、能顯示當(dāng)前模式：1—洗滌定時(shí)，2—洗滌工作，3—甩干定時(shí)，4—甩干工作；顯示洗滌剩余時(shí)間、甩干剩余時(shí)間，單位為分鐘；

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

  413

  03/26 11:45

  verilog Quartus

  
• 電子密碼鎖設(shè)計(jì)Verilog代碼Quartus仿真

  用VerilogHDL語(yǔ)言編寫程序，設(shè)計(jì)一個(gè)電子密碼鎖控制電路，當(dāng)輸入正確代碼時(shí)，輸出開鎖信號(hào)以推動(dòng)執(zhí)行機(jī)構(gòu)工作。密碼鎖控制電路中存儲(chǔ)一個(gè)可修改的6位代碼，當(dāng)輸入的代碼等于存儲(chǔ)的代碼時(shí)，開鎖。

  FPGA代碼設(shè)計(jì)學(xué)習(xí)資料

  854

  03/26 09:00

  verilog Quartus

  
• emacs中調(diào)用verible lint來檢查verilog語(yǔ)法

  介紹emacs中調(diào)用verible lint來檢查verilog語(yǔ)法方法。下載提前編譯好的verible二進(jìn)制文件，解壓即可使用。

  陳鋒

  779

  03/17 09:35

  verilog

  
• 硬件描述語(yǔ)言Verilog和VHDL的區(qū)別？

  Verilog 是一種硬件描述語(yǔ)言，最初由 Gateway Design Automation 公司在 1984 年開發(fā)，后由 IEEE 進(jìn)一步標(biāo)準(zhǔn)化（IEEE 1364）。Verilog 用于描述數(shù)字電路的行為和結(jié)構(gòu)，并且在 FPGA 和 ASIC（專用集成電路）設(shè)計(jì)中得到了廣泛應(yīng)用。

  老虎說芯

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  02/17 13:20

  verilog vhdl

  
• FPGA Verilog HDL有什么奇技淫巧？

  Q：Verilog 有什么奇技淫巧？A：在 Verilog 中，以下這些技巧或許可以被視為“奇技淫巧”，但需要注意的是，在實(shí)際應(yīng)用中應(yīng)遵循良好的代碼規(guī)范和設(shè)計(jì)原則：1. 利用 generate 語(yǔ)句生成重復(fù)的模塊或邏輯：可以根據(jù)條件動(dòng)態(tài)地生成電路結(jié)構(gòu)，提高代碼的靈活性和可復(fù)用性。

  FPGA技術(shù)江湖

  626

  02/05 07:17

  FPGA verilog
• FPGA打磚塊小游戲

  今天給大俠帶來在FPAG技術(shù)交流群里平時(shí)討論的問題答疑合集，以后還會(huì)多推出本系列，話不多說，上貨。Q：FPGA打磚塊小游戲，如何基于FPGA用verilog語(yǔ)言在Vivado平臺(tái)上寫打磚塊小游戲，最好能用到PS2與VGA。

  FPGA技術(shù)江湖

  2145

  2024/12/06

  FPGA verilog

  
• emacs中怎樣折疊Verilog代碼

  在verilog編寫代碼時(shí)，可能模塊列表太長(zhǎng)，或者變量定義列表太長(zhǎng)，不容易看到代碼的重點(diǎn)。用代碼折疊功能可以大方便的看代碼、編寫代碼的效率。

  陳鋒

  1047

  2024/11/10

  verilog

  
• FPGA新手，準(zhǔn)備FPGA大賽AMD基礎(chǔ)賽道如何選型？

  Q：一個(gè)剛?cè)腴Tfpga沒多久的新手，想問問為了準(zhǔn)備fpga大賽amd的基礎(chǔ)賽道如何選型？編寫過32等單片機(jī)，現(xiàn)在把verilog學(xué)完了，手上有一塊altera颶風(fēng)四代學(xué)習(xí)板，但是現(xiàn)在需要買一塊amd（fpga/zynq）的板子練習(xí)一下vivado的使用等，順便作為比賽用的板子，想問問該怎么選型（比賽自選命題應(yīng)該偏向控制類，暫時(shí)沒定做什么項(xiàng)目）

  FPGA技術(shù)江湖

  2719

  2024/10/28

  FPGA verilog

  
• 介紹幾個(gè)用emacs寫verilog的好用的插件

  介紹幾個(gè)用emacs寫verilog的好用的插件，效率翻倍。projectile是以項(xiàng)目為單位進(jìn)行編輯插件。默認(rèn)會(huì)把git、mercurial hg的根目錄當(dāng)作項(xiàng)目根目錄，也可以手動(dòng)創(chuàng)建一個(gè).projectile的空文件作為項(xiàng)目根路徑的標(biāo)記。這里（https://docs.projectile.mx/projectile/index/html）有詳細(xì)介紹。

  陳鋒

  2315

  2024/10/17

  verilog

  
• Verilog HDL 會(huì)被淘汰嗎？

  今天給大俠帶來在FPAG技術(shù)交流群里平時(shí)討論的問題答疑合集（二十三），以后還會(huì)多推出本系列，話不多說，上貨。Q：Verilog會(huì)被淘汰嗎?現(xiàn)在hls越來越強(qiáng)大，hls有什么Verilog做不到的事情嗎，Verilog大家認(rèn)為是否會(huì)被淘汰呢，我現(xiàn)在一直在用Verilog做FPGA和asic，慌得一匹。

  FPGA技術(shù)江湖

  1667

  2024/10/08

  verilog verilog hdl

  
• 寫 Verilog 如何做到心中有電路？

  FPGA技術(shù)交流群目前已有十多個(gè)群，QQ和微信均覆蓋，有需要的大俠可以進(jìn)群，一起交流學(xué)習(xí)，共同進(jìn)步。

  FPGA技術(shù)江湖

  1705

  2024/09/10

  電路 verilog
• FPGA Verilog HDL代碼如何debug？

  Verilog代碼如何debug？最近學(xué)習(xí)fpga，寫了不少verilog，開始思考如何debug的問題！c語(yǔ)言是順序執(zhí)行，而verilog是并行執(zhí)行，想請(qǐng)教如何debug自己的verilog代碼，我以前一直都是對(duì)照著modelsim上的方針波形來看看哪里有邏輯錯(cuò)誤！

  FPGA技術(shù)江湖

  2580

  2024/09/09

  verilog verilog hdl
• FIFO的使用方式

  建議使用FIFO采用的三個(gè)方式

  森森Tech

  2737

  2024/09/04

  FPGA verilog

  
• 講個(gè)SystemVerilog disable語(yǔ)句的坑

  記錄個(gè)使用SystemVerilog disable語(yǔ)句時(shí)遇到的坑，這個(gè)坑有點(diǎn)反直覺，以至于我當(dāng)時(shí)有點(diǎn)不信，覺得可能是EDA仿真工具的問題。后來查看了SystemVerilog手冊(cè)和使用不同EDA工具進(jìn)行驗(yàn)證，才慢慢接受了。結(jié)論是：SystemVerilog disable block_name或task時(shí)，會(huì)把hierarchy一致的block_name或task的線程都停掉。

  專芯致志er

  1664

  2024/09/04

  verilog EDA仿真

  
• 硬件描述語(yǔ)言Verilog HDL設(shè)計(jì)進(jìn)階之：自動(dòng)轉(zhuǎn)換量程頻率計(jì)控制器

  本實(shí)例使用Verilog HDL設(shè)計(jì)一個(gè)可自動(dòng)轉(zhuǎn)換量程的頻率計(jì)控制器。在設(shè)計(jì)過程中，使用了狀態(tài)機(jī)的設(shè)計(jì)方法，讀者可根據(jù)綜合實(shí)例6的流程將本實(shí)例的語(yǔ)言設(shè)計(jì)模塊添加到自己的工程中。

  華清遠(yuǎn)見

  2萬

  2024/08/26

  FPGA verilog
• Verilog HDL基礎(chǔ)之：數(shù)據(jù)類型和運(yùn)算符

  Verilog HDL中總共有19種數(shù)據(jù)類型，數(shù)據(jù)類型是用來表示數(shù)字電路硬件中的數(shù)據(jù)儲(chǔ)存和傳送元素的。在本書中，我們先只介紹4個(gè)最基本的數(shù)據(jù)類型，它們分別是：reg型，wire型，integer型和parameter型。

  華清遠(yuǎn)見

  5.1萬

  2024/08/21

  verilog verilog hdl

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