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時(shí)序收斂

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時(shí)序收斂（英語(yǔ)：Timing closure）是現(xiàn)場(chǎng)可編程邏輯門陣列、專用集成電路等集成電路設(shè)計(jì)過程中，調(diào)整、修改設(shè)計(jì)，從而使得所設(shè)計(jì)的電路滿足時(shí)序要求的過程。

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